USB3硬件及电气信号
USB3.0 PHY
2026-07-14
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USB 3.0 PHY（物理层）
├── 发送端（TX）
│ └── 驱动器、预加重等
├── 接收端（RX）
│ ├── 模拟前端（AFE）
│ │ ├── 输入匹配网络
│ │ ├── CTLE（连续时间线性均衡器）
│ │ └── VGA（可变增益放大器）
│ ├── 时钟数据恢复（CDR）
│ └── 解串器（Deserializer）
├── 时钟生成（PLL）
└── 偏置与参考电路
AFE:AFE 的全称就是模拟前端 (Analog Front End).
在USB 3.0的PHY（物理层）内部，AFE负责处理与物理传输介质直接相关的模拟信号。它接收来自传输线缆的、已经衰减和失真的微弱差分电信号，然后进行放大、均衡等处理，恢复出可识别的数字信号交给后端的数字逻辑部分；在发送数据时，则执行相反的过程，将数字信号转换为适合在高速线缆上传输的模拟信号。
USB 3.0 PHY 架构框图 (5 Gbps)
一、接收路径（RX）——从线缆到数字域
| 模块 | 功能 | 对应我们之前讨论的内容 |
|---|---|---|
| ESD保护 & 共模滤波 | 防止静电损伤，滤除共模干扰，保护内部电路 | 物理层前端基础保护 |
| 输入阻抗匹配（100Ω） | 匹配线缆差分阻抗，减少信号反射，保证最大功率传输 | 信号完整性基础 |
| AFE_GAIN（3级放大器） | 第一级 LNA：固定增益，极低噪声，将信号从噪声中捞出来 第二级 VGA：可变增益（寄存器控制），调整信号到最佳幅度 第三级 Buffer：驱动后级电路 |
3级分工 |
| CTLE（连续时间线性均衡器） | 频率整形：选择性放大高频、衰减低频，补偿线缆损耗，消除ISI | afe_zcap（零点，调高频补偿起始点）afe_pcap（极点，调高频滚降/噪声抑制）afe_pm（偏置/带宽粗调） |
| 后级放大（Post VGA） | 进一步放大信号到ADC所需的满摆幅 | 固定或微调增益 |
| CDR（时钟数据恢复） | 从数据边沿提取时钟，用该时钟在最佳采样点判决”0”/“1” | 输出数字信号的关键 |
| 解串器（Deserializer） | 将串行比特流转换成并行数据（如 10-bit / 20-bit），交给PCS层 | USB 3.0 架构标准 |
三级分工：
第一级固定负责低噪声，第二级负责可调增益，第三级负责驱动
第一级：低噪声放大器 (LNA)：它的任务最纯粹，就是在最前端用最小的“副作用”把信号拉起来。因为信号刚进来时最微弱，且任何电路本身的噪声都会被后面的级放大，所以这一级必须自身噪声极低，起到“安静地放大”的作用，为整个信号链奠定信噪比基础。
第二级：可变增益放大器 (VGA) 主级：这是实现“增益可编程”的核心。它的作用是根据输入信号的强弱，通过寄存器
AFE_GAIN的不同档位来调整放大倍数。信号太弱就多给点增益，信号太强就少给一点，保证信号在后级处理时处于一个最舒服的幅度范围。第三级：输出驱动/缓冲级：这一级通常不提供主要放大，而是作为“强力推动者”。它把前两级放大好的信号，处理成能稳定驱动后级重负载（比如 ADC 或 CDR 的输入级）的形式。它要保证信号在传输到下一个模块时，波形依然完整，有足够大的电流驱动能力，不会因为后面的负载而变形。
二、发送路径（TX）——从数字域到线缆
| 模块 | 功能 |
|---|---|
| 并行数据（来自PCS层） | 待发送的并行数据（如 10-bit 宽度） |
| 串行器（Serializer） | 将并行数据转换成高速串行比特流（5 Gbps） |
| 发送端均衡器（TX EQ / 预加重） | 在发送端预先”提升”高频分量（预加重/去加重），提前补偿线缆损耗。与接收端CTLE配合，共同对抗ISI |
| 输出驱动（TX Driver） | 将均衡后的信号驱动到线缆上，控制输出摆幅（如 400mV ~ 1200mV p-p），匹配100Ω差分阻抗 |
| ESD保护 | 防止输出引脚受静电损坏 |
整体工作流程简述
- 接收端：差分信号从线缆进入 →
AFE_GAIN整体放大 →CTLE频率整形（补偿高频、抑制噪声）→ 后级放大 →CDR恢复时钟并判决 → 解串器输出并行数据。 - 发送端：并行数据从PCS层来 → 串行器 → 发送端均衡（预加重）→ 输出驱动 → 送到线缆上。
- 寄存器控制：
AFE_GAIN控制VGA增益；afe_pm、afe_zcap、afe_pcap控制CTLE的偏置、零点、极点频率，从而调节均衡强度。所有这些配置，最终目标都是让接收端的眼图在采样点处张开到最大。
